SteadyClock (TM) RMEs neue Clock-Technologie in Theorie und Praxis

Theorie

Üblicherweise besteht eine Clock-Sektion aus einer analogen PLL für externe Synchronisation, und verschiedenen Quarzen für interne Synchronisation. SteadyClock benötigt nur noch einen Quarz, dessen Frequenz ungleich der von Digital-Audio ist, wodurch Störungen wirkungsvoll vermieden werden. Modernste Schaltungstechniken wie Hi-Speed Digital Synthesizer mit unübertroffenen 200 MHz, aufwendige Digital-PLL und eine effektive analoge Filterung erlauben es RME, eine vollkommen neu entwickelte Clock-Technologie kosten- und platzsparend direkt im FPGA zu realisieren, deren Verhalten professionelle Wünsche befriedigt. Trotz ihrer bemerkenswerten Merkmale ist SteadyClock sehr schnell. Es lockt sich in Sekundenbruchteilen auf das Eingangssignal, folgt auch schnellen Varipitch-Änderungen phasengenau, und lockt sich lückenlos im Bereich 28 kHz bis 200 kHz.

Beim Vergleich mit anderen Technologien erweist sich SteadyClocks Single Stage Design als einer der grössten Vorteile. Üblicherweise besteht eine PLL aus einer ersten Stufe für grobe Clock-Erkennung und Lock, dann folgt eine zweite Stufe für den Nahbereichs-Lock. Nur die Nahbereichstufe stellt eine Jitterunterdrückung zur Verfügung. Insgesamt braucht das Locken einige Zeit, und in Varipitch-Anwendungen, bei denen die zweite Stufe gar nicht erst aktiv wird, ist die Jitterunterdrückung daher auch nahe Null. SteadyClock dagegen lockt direkt und stellt die volle Jitterunterdrückung ständig zur Verfügung!

Messungen

SteadyClock wurde ursprünglich entwickelt, um aus der sehr stark schwankenden MADI-Clock, also dem Referenzsignal innerhalb des MADI-Datenstromes, eine stabile und saubere Clock zurückzugewinnen. Die in MADI enthaltene Referenz schwankt wegen der zeitlichen Auflösung von 125 MHz mit rund 80 ns. Eine übliche Clockquelle hat dagegen weniger als 5 ns Jitter, eine sehr gute sogar weniger als 2 ns.

Im folgenden Bild ist oben das mit 80 ns Jitter versehene MADI-Eingangssignal zu sehen (gelb). Dank SteadyClock wird daraus eine Clock mit weniger als 2 ns Jitter (blau)

Mit anderen Eingangssignalen wie AES, SPDIF, Wordclock oder ADAT ist ein solch hoher Wert sehr unwahrscheinlich. Es zeigt aber, dass SteadyClock grundsätzlich in der Lage ist mit solch extremen Werten umzugehen.

Im folgenden Bild ist ein mit circa 50 ns extrem verjittertes Wordclock-Signal zu sehen (obere Linie, gelb). Auch hier bewirkt SteadyClock eine extreme Säuberung, die gefilterte Clock weist weniger als 2 ns Jitter auf (untere Linie, Blau).

Praxis

Was SteadyClock in der Praxis bewirkt zeigt das folgende Beispiel. Der ADAT-Eingang der HDSP 9632 arbeitet zwar mit einer an sich schon hervorragenden Bitclock-PLL. Diese bewirkt aber keine Jitterunterdrückung im Audiobereich, sprich die Qualität der aus dem ADAT-Signal extrahierten Clock ist von der jeweiligen ADAT-Quelle abhängig.

Bei der HDSP 9632 (wie auch dem ADI-648 und der HDSP MADI) wird das ADAT-Clocksignal nach der Extraktion aber zusätzlich mit SteadyClock prozessiert.

Im nebenstehenden Bild ist das Wordclock-Ausgangssignal der HDSP 9632 zu sehen, welches direkt von der internen Masterclock - und damit von SteadyClock - abgeleitet wird.

In diesem Fall steht die Karte auf AutoSync, und erhält ein ADAT-Signal mit sehr geringem Jitter (unter 1 ns). Der verbleibende Jitter nach BitClock-PLL und SteadyClock ist kaum zu detektieren, und beträgt circa 700 ps (0,7 ns).

Dieses Bild zeigt die gleiche Situation mit einem ADAT-Eingangssignal von circa 40 ns Jitter. Von diesem Jitter bleibt praktisch nichts übrig, der Jitter am Ausgang der HDSP 9632 ist wiederum circa 700 ps (0,7 ns).

Das von SteadyClock prozessierte Signal wird zum einen intern benutzt, um On-Board AD- und DA-Wandler zu betreiben, und um digitale Ausgänge zu takten. Es steht aber auch direkt an den Wordclock-Ausgängen zur Verfügung.

Messung mit Audio Precision System Two

Wir testeten SteadyClock mit einem Audio Precision System Two Audio Testsystem. Das AP war an einen ADI-4 DD angeschlossen, da das AP Jitter nur auf AES-Schnittstellen messen kann. SteadyClock wird im ADI-648, ADI2, HDSP MADI, HDSP 9632 und Fireface 800 benutzt. Die Messergebnisse sind für alle erwähnten Geräte gleichermaßen gültig.

Das AP erzeugte ein mit 10 ns, 20 ns, 50 ns und 100 ns Jitter moduliertes AES-Signal. Die Frequenz des Jitters war nicht fest, sondern änderte sich in 401 Schritten zwischen 20 Hz und 100 kHz. Auf diese Weise wurde ein Diagramm generiert, welches den verbliebenen Jitter bezogen auf die Jitterfrequenz zeigt, oder anders gesagt die Höhe der Jitterunterdrückung bezogen auf die jeweilige Jitterfrequenz.

Bei einem Schleifen-Selbsttest zeigte das AP Messfehler unterhalb 50 Hz und oberhalb 50 kHz. Daher begrenzten wir die Messwerte auf diesen Bereich.

Das Diagramm zeigt, dass SteadyClock selbst ausserhalb des zu erwartenden Filterbereiches Jitter stark reduziert. Ein Eingangsjitter von 100 ns bei 50 Hz wird auf 14 ns verringert, bei 100 Hz sind es nur noch 7.5 ns. Bereits bei 500 Hz ist der verbleibende Jitter immer unterhalb 2 ns. Bei praxisgerechteren 10 ns Eingangsjitter bleibt der Ausgangsjitter praktisch immer unterhalb 1 ns! Auch zeigt sich, dass die von RME beworbene Reduzierung von 30 dB bei 2,4 kHz eher eine 'mehr als 40 dB' ist!

Diese Messung belegt eindrucksvoll, dass SteadyClock nicht nur mit anderen bekannten Jitter-Reduktionsverfahren konkurrieren kann, sondern diese tatsächlich in mehrfacher Hinsicht übertrifft, wie der Effizienz, Geschwindigkeit, leichten Anwendung und den Kosten.

Fazit

Die SteadyClock Technologie der neuen RME-Produkte garantiert exzellentes Verhalten in allen Clock-Modi. Aufgrund der effizienten Jitterunterdrückung können ADI-648, ADI-2, ADI-4 DD, HDSP 9632, HDSP MADI und Fireface 800 jegliches Clocksignal säubern, auffrischen, und als Referenzclock am Wordclock-Ausgang bereitstellen. Gleichzeitig wird bei analoger Wandlung für ein optimales Ergebnis garantiert, vollkommen unabhängig von der Art und Qualität der verwendeten Referenzclock. Das gesäuberte und von Jitter befreite Signal kann bedenkenlos in jeglicher Applikation als Referenz-Clock benutzt werden. Dank SteadyClock spielt die Qualität der externen Clock praktisch keine Rolle mehr.

Nachtrag

Die obige TechInfo ist der Originalartikel aus dem Jahr 2004 (zweitausendvier). Anzumerken bleibt, dass alle oben genanten Jitter-Werte und Messungen sich auf den mit einem DSO messbaren Clockjitter, direkt an der Clockquelle beziehen. Der sogenannte Samplingjitter, der den tatsächlichen Einfluss auf die AD- und DA-Wandlung beschreibt, liegt um viele Größenordnungen niedriger (im Bereich weniger Pikosekunden), und profitiert ebenfalls von SteadyClock. Heute (2018) ist SteadyClock immer noch die gleiche, mit ein paar kleinen Verbesserungen in der neuesten FS-Version, wie einer noch effizienteren Filterung, und einer extrem niedrigen Jitter-Taktreferenz. Was sich im Laufe der Zeit verändert hat ist die Taktrate der DDS (Direct Digital Synthesizer, realisiert innerhalb des FPGA), die in den meisten Geräten mit 800 MHz läuft, in einigen Geräten sogar mit 1 GHz. Ansonsten beweist SteadyClock, dass es Technologien gibt die nicht geändert werden müssen - weil sie einfach funktionieren! (Matthias Carstens, 2018)

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